上一篇：MSP-GANG Programmer出现问题本人菜鸟一枚，请问FPGA中（使用verilog）ChipScope显示输入时钟信号（clk50M），报错误，如果通过pll获取其他频率比如clk40M，为什么ChipScope显示的时钟频率一直为0呢？可其他输出的数据都正确。



补充内容 (2017-5-9 21:49):
还想问个问题：ChipScope显示的信号必须是output输出信号才可以吗？中间信号可以显示吗？

用高频可以采低频，假设你用200m的去才25m50m等等，你先显示低频的clk就把chipscope的时钟找一个高点的时钟去采

最佳答案
中间信号不显示吧

用采样去采样本身，肯定不变

mangyegulang 发表于 2017-5-10 17:58
用采样去采样本身，肯定不变

mangyegulang 发表于 2017-5-10 17:58
用采样去采样本身，肯定不变

mm775885110 发表于 2017-5-10 08:09
中间信号不显示吧

采样定律

中间变量可以显示