Virtex一5LXl10的ASlC原型开发平台设计
(2)时钟分布
系统中的时钟信号通常是串扰和EMI问题的根源，因此需要对其进行合理的规划。时钟信号的完整性是保证系统正常工作的重要因素，在仿真中特别需要关注。利用FPGA提供的DCM资源可以减少系统所需的时钟信号器件，从而减少板级时钟网络。PCB布线时应注意将时钟信号和数据信号进行隔离，以避免串扰的产生。
(3)FPGA配置模块
设计合理、适用的FPGA配置方案。Virtex一5提供的配置模式多达8 种，本设计选用Xilinx公司提供的PROM配置芯片，通过JTAG接口将配置文件写入PROM中，系统上电后FPGA和PROM按所设定的配置模式将配置文件从PROM下载到FPGA里，利用FPOA+PROM的组合可以有效地简化配置电路设计。此外还可以通过JTAG接口对FPGA进行在线配置。
(4)模数转换模块
系统集成高速双路模数转换器，支持高达105 Msps的采样速率，每路10位输出。
(5)I/O接口模块
系统为各种不同的I/O类型提供了相应的接口，支持LVCMOS33、LVCMOS25、LVDS_25类型的I/O。
(6)电源管理模块
FPGA所需电源主要有3个：内核电压(VCCINT)、I/O电压(VCCO)、辅助电路电压(VCCAUX)。其他如A/D电压、FPGA配置芯片电源(内核电压和I/O电压)、板级所需的时钟电路供电及指示灯供电电压，总共需提供8个电源。系统功能框图如图1所示。
1.2 原理图符号生成
FPGA的可定制特性需要按特定应用进行原理图符号生成。首先，从特殊用途引脚的指定开始，例如电源、地引脚、参考电压引脚以及配置引脚等。只有对这些引脚的正确指定才能保证PCB布板及走线的正确连接。下一步是将逻辑I/0和封装形式连接起来，可以利用FPGA的设计开发环境来指定，然后导入到PCB布板环境http://www.ruishen.net/功率电感中。在FPGA的设计开发环境中，用户可以利用图形界面对引脚进行指定，然后在实现过程中，FPGA布局布线工具能自动地对引脚进行指定。在FPGA的设计开发环境中，能够进行DRC检验以保证引脚的合法性。