ESD引起集成电路损坏原理模式及实例
C、HCT、LSI、VLSI、精密稳压电路、A/D和D/A电路、普通MOS和CMOS、STTL、LSTTL等。
(1)国外实例a.Motorola公司生产的MOS大规模集成电路─微处理器(CPU)，在进行老练试验的11个星期中仔细进行了观察和记录。发现在试验开始阶段因为没有采用导电盒放置样品，拒收数与被试验元件总数相对比例约为40×10-n(n值为保密数字)。但从第四个星期开始，样品采用镀镍盒放置后，则降低15×10-n。此试验相继跟踪了7个多星期，平均的拒收比例为18×10-n。说明MOS大规模电路在使用过程中必须采取严格的防ESD 措施。
b.某公司共进行了18700只MOS电路的老练，发现失效率很高，经分析和研究认为大部分失效是由ESD引起。于是该公司为此问题专门写了一份有改正措施的报告，并对全体有关人员进行了防静电放电损伤的技术培训，器件采用防ESD包装，加强了各项防ESD损伤的措施，后来又老练了18400只同种器件，拒收率降低到原来的1/3。
c.某一批“64位随机存贮器”，从封装到成品测试，其成品损失率为2%，该存贮器为肖特基-双极型大规模电路，经调查，操作过程中曾使用过塑料盒传递器件，由于静电放电损伤了输入端的肖特基二极管，使二极管反向特性变软或短路。
d.一批“双极模拟开关”集成电路，在装上印制电路板，经保形涂覆后，少数样品出现输入特性恶化。解剖分析后，发现输入端(基极)的铝金属化跨过n+ 保护环扩散层处发生短路或漏电，去除铝后，可发现n+环上的氧化层有很小的击穿孔。由于n+扩区上的氧化层较薄，并且光刻腐蚀的速度较快，因而容易发生 ESD击穿，版图设计时，如果必须采用n+扩散层作埋层穿接线，其位置应慎重选择，避免输入端铝金属化跨过n+扩区，对于输入端铝条跨过n+扩区的双极电路，使用时应采取必要的防静电措施。